2.2 频率计逻辑功能分析

频率计是常用的测量仪器，它是通过对单位时间内的信号脉冲进行计数，实现信号频率测量的电路。频率的定义是单位时间（1s）内周期信号的变化次数。若在一定时间间隔T内测得周期信号的重复变化次数为N，则其频率为

式中，若令T=1s，则f=N。

根据上述原理可得频率计的原理框图，如图2-16所示。

如图2-16所示，该频率计由测频时序控制电路、有时钟使能的计数器以及锁存、译码显示电路三部分组成。频率计工作时，将选定的时基信号送到测频时序控制电路的时钟端，触发测频时序控制电路，这样测频时序控制电路就会输出一个具有固定宽度T的方波脉冲，该方波脉冲称为闸门信号，T称为闸门时间。该闸门信号是对待测频率脉冲的计数允许信号，被送到有时钟使能的计数器，控制计数器对待测信号计数的起止，当闸门信号为高电平时，允许计数；当闸门信号为低电平时，禁止计数。计数结束后，测频时序控制电路会产生一个锁存信号给锁存、译码显示电路，锁存器会锁存计数器的计数值，并送到译码显示电路显示该计数值，即为被测信号的频率。因为若设该计数值为N，被测信号频率为fx，周期为Tx，则在闸门时间T内通过的待测信号脉冲个数N为

因此，被测信号的频率为

可见T=1s时，计数器的计数值即为被测信号的频率。

再经过一段时间，测频时序控制电路还会产生一个清零信号，使计数器清零，为下一次测量做好准备。下面介绍2位十进制数字频率计的实际电路，在此基础上可以扩展为任意位数的频率计。

2.2.1 测频时序控制电路

图2-17所示电路是由1片4位二进制计数器74LS93、1片4线-16线译码器74LS154和2个由门电路构成的基本RS触发器构成的。将时基信号CLK加到74LS93的时钟信号端CLKA，该电路能够产生频率计所需的闸门信号 CNT_EN、锁存信号 LOCK 及清零信号CLR，其时序图如图2-18所示。

2.2.2 有时钟使能的2位十进制计数器

有时钟使能的2位十进制计数器如图2-19所示。

图2-19所示电路是由1片双二-五-十进制74LS390和若干个门电路构成的，片内每个二-五-十进制的CLKB端都和各自的QA端相连，得到两个十进制计数器，并且将前者的状态1001通过门电路接到后者的时钟端2CLKA，级联成百进制计数器；二者的CLR端接在一起，作为公共的清零端CLR；F_IN为待测频率信号脉冲，CNT_EN为测控时序控制电路送过来的闸门信号，这两个信号相与后作为第一个十进制计数器的时钟脉冲1CLKA；COUNT为进位输出脉冲，以便将该电路扩展为n位频率计。

该电路的逻辑功能为：当清零信号CLR为高电平，计数器清零；当清零信号CLR为低电平时，清零端无效，计数器的工作状态取决于闸门信号。当闸门信号 CNT_EN 为高电平，待测信号脉冲被送到第一个十进制计数器的时钟脉冲端 1CLKA，计数器开始计数；当闸门信号CNT_EN为低电平时，1CLKA被封锁为低电平，计数器停止计数。频率测量范围为0～99Hz。

2.2.3 锁存、译码显示电路

2位十进制数字频率计的锁存、译码显示电路如图2-20所示。

图2-20所示电路是由1片8位锁存器74LS374、2片七段显示译码器74LS248及2片共阴数码管构成的。74LS374的数据输入端D1～D8来自图2-20所示计数器的输出端Q0～Q7；当测控时序控制电路送过来的锁存信号LOCK出现上升沿时，74LS374正常工作，实现锁存功能，计数器的输出状态被送到74LS374的输出端，然后这8个信号又被分别送到2片显示译码器74LS248的数据输入端，经显示译码驱动电路，驱动数码管，将待测信号频率数字显示出来。

将上述3个单元电路按照原理框图的信号流向连接起来，就可以得到一个2位十进制频率计。该频率计只有两个输入信号：待测频率信号F_IN和时基信号CLK。为了保证计数器在闸门信号有效时间内的计数值就是待测频率信号的频率值，应该使CLK的频率为8Hz，即使闸门信号的闸门时间为1s。

该频率计的逻辑功能为：将频率为8Hz的时基信号CLK加到测频时序控制电路的时钟端，测频时序控制电路就会产生频率计所需的闸门信号 CNT_EN、锁存信号 LOCK 及清零信号 CLR。当闸门信号为高电平时，计数器开始计数；当闸门信号下降为低电平时，计数器计数停止。再根据测频时序控制电路的时序，锁存信号有效，锁存器锁存计数器的计数值，并通过译码驱动显示电路，将待测信号频率显示在数码管上。再经过一段时间，清零信号有效，计数器被清零，等待下一次测量。