1.3　传输线基础理论

1.3.1　传输线

在高速电路中，传输线的特性会有别于在低速电路中，会相对复杂，也会更为重要。在高速电路中，电路板上的导线称为传输线，传输线与返回路径组成的回路等效为一系列的电容和电感的组合。传输线的特性是高速系统必须考虑的问题，信号在传输线上的传输如图1-3-1所示。

假设给信号线施加幅度为1V的电压信号，则信号以约6in/ns（约为光速的1/6，1in=0.0254m）的速度向前传播。在开始的10ps内，信号向前行进0.06in，这意味着一段0.06in信号线在电路中产生了1V的电压，同时这段信号线形成一个电容，此时信号未到达的前段仍为0V，依此规律一直传播的过程就是传输线的信号传输过程。传输线由两个具有一定长度的导体构成，且其中一个导体为信号传输的通道，另一个导体为信号返回的通道，一般为地。

在信号的传输过程中，某一时刻信号遇到的瞬间阻抗称为特性阻抗。如果整个传输线的瞬间阻抗都是一致的，则将其称为受控阻抗传输线，或者均匀传输线。

在进行高速PCB布线时，须尽量使信号线成为均匀传输线，这样信号就可以平稳地向前传播，否则信号能量的一部分就会在阻抗变化处发生反射，并可能形成振荡，从而产生信号完整性问题。而在低速电路中，由于有足够的时间使信号稳定下来，所以不会产生严重的问题。

1.3.2　特性阻抗的计算

以前面的模型为例进行传输线特性阻抗的推导。令Z表示信号传递过程中每步的阻抗；V表示信号输入电压；ΔQ表示每步的电量；Δt表示每步的时间；CL表示传输线单位长度容量；v表示信号传递速度。将上一段信号线看成电源，则

ΔC表示这一段信号线的等效电容，即

综合以上各项，可以得出特性阻抗为

可知，特性阻抗与传输线单位长度电荷容量和信号传递速度有关。用Z0代表特性阻抗，即

可见，所有能够影响传输线单位长度电荷容量及信号传递速度的因素，都将影响传输线的特性阻抗。在高速电路中，这些因素都是要被重点考虑、仔细设计的。在实际电路设计中，传输线阻抗的计算非常复杂，这时就要借助EDA软件来自动计算了。

用另一种传输线阻抗的计算方法，忽略一些因素以后，传输线可以简化为如图1-3-2所示电路，其中L′、C′分别是等效电路的感抗和容抗，则传输线的阻抗是：

信号的传输速度（单位：ps/in）为

1.3.3　传输线的分类

在电路板上，传输线一般分为两种类型，如图1-3-3所示，左图是带状线，右图是微带线。

带状线是指PCB内层的传输线。微带线是指PCB表层的传输线。微带线和带状线都是传输线，而且都是均匀传输线。

微带线和带状线的阻抗以及传输速度都可以通过软件计算出来。在总线设计中，阻抗和信号的传输速度的计算要更加复杂。

1.3.4　传输线效应

基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。

1.反射信号

如果一根布线没有被正确终结（终端匹配），那么来自驱动端的信号脉冲在接收端将被反射，从而引发不可预期效应，使信号波形轮廓失真。如果这个失真变形非常显著，就会发生多种错误，引起电路设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起电路设计失败。如果上述情况没有被充分考虑，EMI将显著增加，这不单单影响电路设计的结果，还会造成整个系统的失败。

反射信号产生的主要原因包括过长的布线、未被匹配终结的传输线、过量电容/电感以及阻抗失配。

2.延时和时序错误

延时和时序错误表现为信号在逻辑电平的高、低门限之间变化时，保持一段时间不跳变。过多的信号延时可能导致时序错误和元器件功能的混乱。通常在有多个接收端时会出现这类错误。电路设计者必须确定最坏情况下的时间延时，以确保电路设计的正确性。信号延时产生的原因包括驱动过载和布线过长。

3.多次跨越逻辑电平门限错误

信号在跳变的过程中可能多次跨越逻辑电平门限，从而导致这类错误的发生。多次跨越逻辑电平门限错误是信号振荡的一种特殊形式，即信号的振荡发生在逻辑电平门限附近。多次跨越逻辑电平门限将导致逻辑功能紊乱。

4.过冲与下冲

布线过长或信号变化太快，可以导致过冲与下冲的发生。虽然大多数元器件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元器件电源电压范围，仍会造成元器件的损坏。

5.串扰

在一根信号线上有信号通过时，在PCB上与之相邻的信号线上就会感应出相关的信号，这种现象称为串扰。异步信号和时钟信号更容易产生串扰。解决串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。信号线距离地线越近，或者加大线间距，可以减少串扰的发生。

6.电磁辐射

电磁辐射有两个重要方面：电流流过导体会产生磁场，如图1-3-4所示；将导体放入磁场将会引起感应电流。这两方面符合右手定则。电流流过导体产生的磁场强度受导体形状影响。

电磁干扰（EMI）通常是指电路设计中不希望出现的电磁辐射。EMI包括产生过量的电磁辐射和对电磁辐射的敏感性两个方面。EMI表现为数字系统由于处理周期、快速的时钟和转换率而使系统运行时会向周围环境辐射电磁波，从而使周围环境中正常工作的电子设备受到干扰，特别是模拟电路，由于其本身的高增益功能，而成为易受影响的电路。EMI产生的主要原因是电路工作频率太高，以及电路布局、布线不合理。目前，已有进行EMI仿真的软件工具。但这些软件工具大都很昂贵，且对仿真参数和边界条件进行设置比较困难，直接影响了仿真结果的准确性和实用性。通常可在设计的每个环节应用控制EMI的各项设计规则，以达到控制EMI的目的。

1.3.5　避免传输线效应的方法

针对传输线问题所引入的影响，可以从以下几个方面控制这些影响。

1.严格控制关键网线的布线长度

如果在电路设计中有快速边沿变化的信号存在，就必须考虑到在PCB上存在传输线效应的问题。特别是现在普遍使用的较高时钟频率的快速集成电路芯片，更存在这样的问题。解决这个问题有一些基本原则，即如果采用CMOS或TTL电路进行设计，工作频率小于10MHz时，布线长度应不大于7in；工作频率为50MHz时，布线长度应不大于1.5in；如果工作频率达到或超过75MHz，布线长度应在1in以内。如果超过上述标准，就存在传输线效应的问题。

2.合理规划布线的拓扑结构

选择正确的布线路径和终端拓扑结构是解决传输线效应问题的方法。布线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非布线分支长度很短，否则快速边沿变化的信号将被信号主干布线上的分支布线所扭曲。通常，PCB布线采用两种基本拓扑结构，即菊花链（Daisy Chain）布线和星形（Star）布线。

菊花链布线，即布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻应该紧靠驱动端。菊花链布线在控制布线的高次谐波干扰方面效果最好。但这种布线方式布通率最低，不容易实现100%布通。在实际设计中，可以使菊花链布线中的分支长度尽可能短。

星形布线可以有效地避免时钟信号的不同步问题，但在密度很高的PCB上手工完成布线将变得十分困难。使用自动布线器是完成星形布线的好方法。在星形拓扑结构中，每条分支上都需要终端电阻，其阻值应和连线的特征阻抗相匹配。特征阻抗值和终端匹配电阻值可以通过手工计算得出，也可通过CAD工具计算得出。在实际设计中，可使用以下方法选择终端匹配。

（1）RC匹配终端：这种方式可以减少功率消耗，但只能在信号工作比较稳定的情况下使用，最适合于对时钟信号线进行匹配处理。这种方法的缺点是RC匹配终端中的电容可能影响信号的波形和传播速度。

（2）串联电阻匹配：这种方式不会产生额外的功率消耗，但会减慢信号的传输，可用于时间延迟影响不大的总线驱动电路，可以减少PCB上元器件的使用数量和连线密度。

（3）分离匹配终端：匹配元器件应放置在接收端附近，其优点是不会拉低信号，并且可以很好地避免噪声，常用于TTL输入信号，如ACT、HCT和FAST等。

此外，对于终端匹配电阻的封装形式和安装方式也必须加以考虑。通常，SMD表面贴装电阻比DIP封装电阻具有较低的电感，所以SMD表面贴装电阻成为首选。如果选择DIP封装电阻，也有两种安装方式可选，即垂直安装方式和水平安装方式。在垂直安装方式中，DIP封装电阻的一条安装引脚很短，可以减少电阻和PCB间的热阻，使电阻的热量更加容易散发到空气中。但垂直安装会增加电阻的电感。水平安装方式具有较低的电感，但过热的温度会使DIP封装电阻产生漂移，在最坏的情况下，DIP封装电阻可能会使电路开路，造成PCB布线终端匹配失效，从而成为潜在的失败因素。

3.抑止电磁干扰的方法

较好地解决信号完整性问题，可以改善PCB的电磁兼容性（EMC）。其中，保证PCB有良好的接地是非常重要的。对于复杂的电路设计，采用一个信号层配一个地线层是十分有效的方法，多层板中的顶层和底层的地平面至少能降低辐射10dB。另外，降低PCB的最外层信号的密度，也是减少电磁辐射的好方法，这可采用“表面积层”技术“Build-up”设计制作PCB来实现。表面积层是通过在普通工艺的PCB上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现的，电阻和电容可埋在表层下，单位面积上的布线密度会增加近一倍，因而可降低PCB的面积。PCB面积的缩小对布线的拓扑结构有着巨大的影响，这意味着缩小电流回路和分支布线长度，而电磁辐射与电流回路的面积近似成正比。同时，缩小PCB面积意味着应使用高密度引脚封装器件，这又使电路连线长度进一步缩短，从而使电流回路长度减小，提高了电磁兼容特性。此外，还有一些其他的技术：在对PCB的元器件进行布局时，将模拟系统和数字系统尽量分开；适当地使用去耦电容降低供电/地噪声，从而降低EMI；让信号的传输线尽量远离PCB边缘；避免在PCB上布直角信号传输线等。

4.电源去耦技术

为减小集成电路芯片上瞬时过冲电源电压，应添加去耦电容。添加去耦电容可以有效去除电源电压信号上的毛刺影响，并减少在PCB上的电源环路的辐射。为了获得电源电压平滑毛刺的最佳效果，去耦电容应直接连接在IC的电源引脚上，而不是仅连接在电源层上。有一些器件插座上带有去耦电容，而有的器件则要求去耦电容距器件的距离要足够小。任何高速和高功耗的元器件应尽量放置在一起，以减少瞬时过冲电源电压。如果没有电源层，那么较长的电源连线将在信号和回路之间形成环路，从而成为辐射源和易感应电路。构成一个不穿过同一网线或其他布线环路的布线称为开环，否则将构成闭环。这两种情况都会形成天线效应（线天线和环形天线）。天线对外产生EMI辐射，同时自身也成为敏感电路。闭环产生的辐射与闭环面积近似成正比。

高速电路设计是一个非常复杂的设计过程，有诸多因素要加以考虑。这些因素有时互相对立。例如，高速器件布局时位置靠近虽可以减少延时，但可能产生串扰和显著的热效应。因此在电路设计时应权衡各种因素，进行全面的折中考虑，既要满足电路设计要求，又要降低设计复杂度。

5.端接技术

可以利用欧姆定律来解决驱动端、负载端与传输线之间的阻抗不匹配问题。驱动端的阻抗一般小于50Ω，可以在驱动端上串联电阻来提高其阻抗，使其与传输线匹配，这种技术称为“串行端接”；负载阻抗通常远大于50Ω，可以在负载端并联电阻来降低其阻抗，使其与传输线匹配，这种技术称为“并行端接”。这两种方法都有各自的优缺点，结合起来比较有效。

图1-3-5所示的并行端接中，负载端的并联电阻能够有效工作，但也有以下缺点。

增加驱动电流从而增加电源损耗。

增加串扰，增加EMI。

增加地反弹或供电噪声（取决于并联电阻上拉或下拉）。

图1-3-6所示的串行端接中，驱动端的串联电阻能减少损耗，但驱动器的阻抗成了非线性，而且会损失很多进入传输线的能量。