2.2.3 工艺制程
由工艺规范确定的各个基本工序、相互关联及将其按一定顺序组合，构成了图2-3所示的P-Well CMOS（B）芯片结构的制程。为实现此制程，在P-Well CMOS（A）制程基础上，消去与引入部分基本工艺，不仅增加了制造工艺，技术难度增大，使芯片结构发生了明显的变化，而且改变了其制程，从而实现P-Well CMOS（B）制程。
由多次氧化、光刻、杂质扩散、离子注入、薄膜淀积及溅射金属等各个基本工序构成芯片制程，形成了以下元器件及其杂质层、介质层和互连金属层。
（1）电路芯片中的各个元器件：NMOS、PMOS、耗尽型NMOS、P-Well电阻及Cs衬底电容等。
（2）这些电路元器件所需要的精确控制的硅中的杂质层：P-Well、PF、CN+、沟道掺杂、SN-、N+、P+、N+Poly等。
（3）集成电路所需要的介质层：F-Ox、G-Ox、Poly-Ox、TEOS、BPSG、LTO等。
（4）将这些电路元器件连接起来形成集成电路的金属层：AlSiCu。
应用计算机，依据P-Well CMOS（B）芯片制造工艺中各个工序的先后次序，把各个工序互相连接起来，可以得到制程。它由各个工序组成，而工序则由各个工步来实现。根据设计电路的电气特性要求，选择工艺序号和工艺规范号，就可以得到所需要的工艺参数和电学参数。
根据图2-3芯片剖面结构和制造工艺的各个工序，使用芯片结构技术，利用计算机和相应的软件，可以描绘出芯片制程中各个工序的剖面结构，依据各个工序的先后次序将其连接起来，可以得到制程剖面结构，图2-4为其示意图。该图直观地显示出P-Well CMOS（B）制程中芯片表面、内部元器件及互连的形成过程和结构的变化。
P-Well CMOS（B）制程的主要特点：它除了具有P-Well CMOS（A）工艺制程主要特点外，还在栅和源漏的重掺杂区之间引入一个轻掺杂区。制程中Poly刻蚀后，首先以低剂量31P+注入，形成轻掺杂浅N-区（SN-区），淀积并刻蚀TEOS，形成硅栅侧墙，然后利用侧墙作为掩模，75As+注入形成重掺杂N+区，和轻掺杂SN-区相连。可见，N+区注入杂质不会在栅下面发生横向扩散，但会在侧墙下面扩散。因此，LDD结构器件较常规器件不仅缩小了器件尺寸，而且具有小得多的衬底电流和栅电流，以及器件衰退。另外，覆盖电容也减小，导致栅电容降低和速度提高。这表明，LDD结构器件具有高的可靠性和优越的器件性能。
制程中使用13次掩模，各次光刻确定了P-Well CMOS（B）芯片各层平面结构与横向尺寸。工艺完成后确定了：
（1）芯片各层平面结构与横向尺寸；
（2）剖面结构与纵向尺寸；
（3）硅中的杂质浓度、分布及结深；
（4）电路功能和电气性能等。
芯片结构及尺寸和硅中的杂质浓度及结深是制程的关键（参见附录 B-[20]）。它们与下列工艺参数有关：
（1）衬底硅电阻率；
（2）阱深度、掺杂浓度及其分布；
（3）场氧化层和栅氧化层厚度；
（4）有效沟道长度；
（5）源漏结深度及薄层电阻；
（6）器件的阈值电压、源漏击穿电压、跨导及漏电流等。
此外，CMOS两种阈值电压必须进行调节，以达到互相匹配的目的。
制程完成后，先测试晶圆PCM数据，达到规范值后才能测试芯片电气特性。如果是工程研制，则制造者分析PCM数据，而设计者分析芯片功能和性能；两者分析讨论，确定下一次的研制方案。如果是批量生产，则分析PCM数据和芯片合格率的高低等。
这里要指出，为了提高电路抗闩锁能力，除采用良好的输入保护、电源滤波及信号屏蔽等措施以防外来干扰触发外，还要在设计和工艺中采取以下有效措施：
（1）降低寄生双极性管的电流增益。βnpn大小取决于制造工艺，它与阱深有关，阱越深，βnpn越小，因此阱深不能太浅。βpnp大小决定于版图设计，它与PMOS管的P+区离阱间距有关，间距越大，βpnp越小，因此间距不能取得太小。在容易产生闩锁的输入/输出部分，其间距视版图布局尽可能取得大一些。这样，使得βnpn×βpnp＜＜1。
（2）减小阱的体电阻Rw和硅衬底电阻Rs。为了防止阱表面反型形成寄生沟道，采用P+保护环包围阱，P+环和阱均接地电位。这样，一方面可减小阱的体电阻，另一方面可防止N+区和N型硅衬底连通。在必要位置，采用N+保护环包围PMOS管区，N+环和N硅衬底均接UDD。这样，N+保护环对减小N型硅衬底的体电阻Rs有利。在容易发生闩锁的输入/输出部分都加P+或N+保护环。
此外，电源总线、地总线采用粗铝条，并连成一线，中间不使用扩散区相连，确保畅通。为了达到电路芯片各部分电源电位均匀，使电源线环绕芯片。
注意：全书各种制造工艺流程都要考虑提高电路抗闩锁能力。