2.3.3 工艺制程
图2-5所示的P-Well CMOS（C）芯片结构采用确定的制造技术来实现。它由工艺规范确定的各个基本工序、相互关联及将其按一定顺序组合而构成。为实现此制程，在P-Well CMOS（A）制程中，消去与引入部分基本工艺，不仅增加了制造工艺，技术难度增大，使芯片结构发生了明显的变化，而且改变了其制程，从而实现P-Well CMOS（C）制程。
由多次氧化、光刻、杂质扩散、离子注入、薄膜淀积及溅射金属等各个基本工序构成芯片制程，形成了以下元器件及其杂质层、介质层和互连金属层。
（1）电路芯片中的各个元器件：NMOS、PMOS、耗尽型NMOS、Poly电阻及Cf场区电容等。
（2）这些电路元器件所需要的精确控制的硅中的杂质层：P-Well、PF、沟道掺杂、SN-、N+、P+、N+Poly、N-Poly等。
（3）集成电路所需要的介质层：F-Ox、G-Ox、Si3N4/Poly-Ox、BPSG等。
（4）将这些电路元器件连接起来形成集成电路所需要的金属层：AlSiCu。
应用计算机，依据P-Well CMOS（C）芯片制造工艺中的各个工序的先后次序，把各个工序连接起来，可以得到制程。它由各个工序组成，而工序则由各个工步来实现。根据设计电路的电气特性要求，选择工艺序号和工艺规范号，以便得到所需要的工艺参数和电学参数。
根据图2-5芯片结构和制造工艺的各个工序，使用芯片结构技术，利用计算机和相应的软件，描绘出对应每道工序的剖面结构，从而得到芯片制造的各个工序结构。芯片制程由上述各个工序所组成，它确定了P-Well CMOS（C）制程剖面结构，图2-6为其示意图。根据制程中的各个工序可以描绘出能反映每次光刻显影或刻蚀的相应的平面结构。每道工序的平面/剖面结构或制程完成后的芯片结构都能直观地显示出制程中芯片表面、内部元器件及互连的形成过程和结构的变化。
P-Well CMOS（C）制程主要特点如下所述。
（1）使用双层 Poly技术，形成多晶硅栅、多晶硅电阻及位于场区上的电容。在制程中，栅氧化后，淀积第一层多晶硅（Poly1）并进行POCl3掺杂，经等离子刻蚀后，就形成了MOS管的多晶硅栅和位于场区电容的一个下极板，可见第一层多晶硅具有这两种应用。经多晶硅氧化并淀积 Si3N4膜（用来作为电容的介质）后，淀积第二层多晶硅（Poly2），选择合适的剂量，对多晶硅做砷注入，以便形成多晶硅电阻，淀积 TEOS膜，形成作为电阻的掩模，进行 POCl3掺杂、等离子刻蚀多晶硅，就形成了多晶硅电阻和电容的上极板。可见第二层多晶硅具有这两种应用，如图2-6中（12）～（14）所示。
（2）使用侧墙技术，形成NLDD区。这是为了缩小硅栅尺寸，进而缩小芯片、提高集成度所采用的一种技术。在制程中，经 Poly2刻蚀后，对 N+区使用31P+轻掺杂注入，淀积TEOS，等离子刻蚀形成TEOS侧墙，然后对N+区进行75As+浅注入，形成重掺杂源漏区。这样，NMOS管栅两侧形成轻掺杂区（即NLDD区），如图2-6中（15）～（19）所示。使用该技术，NMOS管栅征性尺寸为1.2μm（PMOS管≥2.0μm），具有良好的电学特性。
（3）使用薄的多晶硅氧化膜和Si3N4膜作为介质，形成位于场区上的电容。在一些模拟电路中，要求电容具有好的均匀性和高的击穿强度。该制程形成的电容能够达到这种要求。电容放置在场区，上下电极均被场氧化层与其他元件和衬底隔离开，所以是一个寄生参量很小的固定电容，其电容值不受横向扩散的影响，只要能精确控制介质膜的质量和厚度，就不难得到电路所要求的电容值。该电容具有较高的精度、低的电压系数及低的温度系数，且具有最小的寄生电容。
（4）使用Poly的砷注入，形成位于场区上的电阻。在一些电路中，要求 Poly电阻具有很高的电阻值。制程形成的这种电阻能达到该要求。选择较小的注入剂量、确定合适的退火温度，就能得到所要求的高阻。在一些模拟电路中，要求1～2kΩ/sq的多晶硅电阻被广泛使用。这种电阻值的电阻也同样容易得到。
从制程剖面结构图中可以看出，使用了14次掩模，各次光刻确定了P-Well CMOS（C）各层平面结构与横向尺寸。工艺完成后确定了：
（1）芯片各层平面结构与横向尺寸；
（2）剖面结构与纵向尺寸；
（3）硅中的杂质浓度、分布及结深；
（4）电路功能和电气性能等。
芯片结构及尺寸和硅中的杂质浓度及结深是制程的关键（参见附录 B-[20]）。它们与下列工艺参数有关：
（1）衬底硅电阻率；
（2）阱深度、掺杂浓度及其分布；
（3）场氧化层和栅氧化层厚度；
（4）有效沟道长度；
（5）源漏结深度及薄层电阻；
（6）Poly电阻及其掺杂；
（7）双层Poly电容及介质层厚度等；
（8）器件的阈值电压、源漏击穿电压、跨导及漏电流等。
制程完成后，能否达到芯片的要求，满足设计电路性能指标，关键取决于各工序的工艺规范值。所以芯片制造中要严格遵守各工序的工艺规范，才能得到合格的电路。
此外，CMOS两种阈值电压必须进行调节，以达到互相匹配的目的。两种MOS管的阈值电压必须差不多，且大约在1V以下。这个条件使CMOS电路适合在低压下工作（UDD＞UTN+|UTP|），以及在较高的UDD值下有较高的电流驱动能力。然而要满足这个条件，就需要做某些调整。如果每种MOS管的栅都用同一种材料（通常为N+Poly），则对NMOS管和PMOS管来说，它们的功函数差就不同。这种差别使得两种MOS管的阈值电压不对称。只降低PMOS管衬底的掺杂不能使|UTP|≤1.0V。
制程完成后，先测试晶圆PCM数据，达到规范值后，才能测试芯片的电气特性。如果主要的PCM数据未达到规范值，偏离数值很大，则该晶圆做报废处理。