2.7 系统初始化模块

2.7.1 系统控制模块

F28335的时钟模块用于产生DSP芯片运行所需CPU时钟频率。F28335的系统时钟频率由时钟模块产生。F28335的控制模块用于控制DSP的低功耗模式和监视CPU运行状态。TMS320F28335的时钟与系统控制模块包括振荡器（SOC）电路、锁相环（PLL）电路、低功耗控制电路、看门狗电路、系统时钟配置寄存器与外设模块时钟控制寄存器等，其中振荡器电路、锁相环电路组成时钟电路。系统控制模块功能在第4章有详细介绍。

系统控制模块的主要特性包括以下内容。

1．时钟电路的振荡器频率（SOCCLK）配置模式

（1）内部振荡器模式。通过X1和X2引脚外接30MHz无源晶振。

（2）外部3.3V振荡器配置模式。通过XCLKIN引脚外接3.3V振荡器频率。X2引脚应留悬空、X1引脚应连接到低电平。

（3）外部1.9V振荡器配置模式。通过X1引脚外接1.9V振荡器频率。X2引脚应留悬空，XCLKIN引脚应连接到低电平。

2．锁相环电路配置模式

（1）PLL关闭模式（PLL模块断电，在进入该模式前，应将PLLCR写入零值）。

（2）PLL旁路模式（上电复位默认状态）。

（3）PLL使能模式（向PLLCR写非零值后，自动进入该模式）。

3．时钟信号检测电路

时钟信号检测电路用来检测振荡器频率是否丢失。若丢失，时钟信号检测电路将产生一个内部系统复位信号，对CPU和片上外设复位。

4．低功耗模式

（1）空闲模式（时钟电路和系统时钟频率正常工作，唤醒方式主要是被使能的任何有效中断请求、系统复位信号、看门狗中断信号）。

（2）备用模式（时钟电路正常工作，系统时钟频率关闭，唤醒方式主要是指定GPIOA端口符合低电平宽度的唤醒设备、系统复位信号、看门狗中断信号）。

（3）暂停模式（时钟电路和系统时钟频率均关闭，唤醒方式主要是指定GPIOA端口符合低电平宽度的唤醒设备、系统复位信号）。

5．看门狗电路

看门狗时钟频率WDCLK为振荡器频率SOCCLK固定分频512的基础上，通过可编程的看门狗预分频系数k=0～7再分频，因此WDCLK为

系统复位默认状态下，k=0，WDCLK=SOCCLK/512/1。若SOCCLK=30MHz，则WDCLK=0.058593 75MHz=58.59375kHz，溢出周期T=1/WDCLK=17.06μs。

2.7.2 通用目的I/O模块

通用目的I/O模块（GPIO模块）内部配有复杂逻辑多路开关控制电路和复用寄存器，将数字I/O（GPIO）引脚、片上所有外设输入输出引脚、外部接口（XINTF）地址总线、数据总线、控制总线引脚在器件封装引脚上实现复用，使F28335最大限度地利用有限的封装引脚资源。GPIO模块的主要特性如下。

（1）88个GPIO引脚，在系统复位默认状态下，这些引脚均为88个GPIO引脚。通过GPIO复用寄存器GPIOxMUX（x=A、B、C），可软件编程设置为片上外设引脚、XINTF接口总线引脚之一。

（2）GPIO引脚分成3组，每组用32个端口表示，A端口对应GPIO0～GPIO31（32位），B端口对应GPIO32～GPIO63（32位），C端口对应GPIO64～GPIO74（11位）。

（3）当被配置为通用输入引脚时，具有输入滤波功能，通过GPIOSEL资格寄存器设定采样窗口宽度，对输入电平的干扰脉冲进行滤波。

（4）外部中断输入引脚XINT1～XINT7、不可屏蔽中断输入引脚XNMI是可编程的GPIO复用引脚。

（5）XINTF（外部接口）的地址总线XA19～XA0、数据总线XD31～XD0以及读写信号线、寻址区0/6/7的片选信号线、外部接口XREADY等控制总线是可编程的GPIO复用引脚。

GPIO模块软、硬件功能将在第4章中详细介绍。

2.7.3 外设中断扩展模块

F28335的CPU内核可屏蔽中断请求输入线有16个，即INT1～INT14、RTOSINT、DLOGINT。为了能对片上远远超过16个中断源进行中断响应和处理，F28335片上有12组外设中断扩展模块（Peripheral Interrupt Expansion，PIE），每组PIE模块输入扩展8个外设中断源，PIE组1输出接在CPU中断输入线INT1上，PIE组2输出接在CPU中断输入线INT2上。依此类推，PIE组12输出接在CPU中断输入线INT12上。

PIE组间的中断优先级就是INT1～INT12之间的固定中断优先级。PIE组x内的固定优先级就是第一个中断源输入优先级最高，依次递减，第8个中断源输入优先级最低，即INTx.1>INTx.2>…>INTx.8（x=1～12）。

PIE模块的主要特性如下。

（1）配有16位PIE中断标志寄存器，对扩展的8个外设中断源的有效中断请求脉冲进行中断标志位登记。16位PIE中断标志寄存器低8位的每一位对应一个中断源输入请求标志，系统复位被全清0，若某位为“1”，表示该位对应的中断源发生过至少一次有效中断请求。

（2）配有16位PIE中断使能寄存器，对扩展的8个外设中断源的有效中断请求进行软件使能或禁止。16位PIE中断使能寄存器低8位的每一位对应一个中断源输入请求使能位。系统复位被全部清0，禁止扩展的8个外设中断源的有效中断请求输出到CPU中断线上。若软件将PIE中断使能寄存器的某一位置“1”，则允许该位对应的中断源在PIE中断标志寄存器对应位置“1”时，且在PIE中断仲裁逻辑电路仲裁为组内当前优先级最高时，就立即输出中断请求到PIE输出控制逻辑。

（3）配有16位PIE中断应答寄存器，对12组PIE模块的输出控制逻辑进行使能控制。16位PIE中断使能寄存器低12位的每一位对应一组PIE模块输出控制逻辑的使能控制端。系统复位被全置1，禁止12组PIE模块输出控制逻辑输出中断请求到CPU中断线上。若软件将16位PIE中断应答寄存器的某一位清0，表示允许该位对应的PIE组输出的中断请求信号传送到CPU中断线上。

PIE模块软、硬件功能将在第4章中详细介绍。