第1版前言
在现代集成电路中，模拟电路大约占据了75%的比例。据统计，在第一次硅验证过程中，模拟电路的设计通常会耗费40%的设计努力，同时在设计错误中的占比也会超过50%。随着工艺进入纳米级阶段、系统级芯片（System-on-Chip，SoC）功能复杂度的不断提高，模拟设计方法和自动化将成为未来SoC设计的主要瓶颈。而模拟集成电路版图作为模拟设计物理实现的重要环节，在很大程度上决定了一款芯片的成败。
依据CMOS模拟集成电路版图设计与验证的基本流程，依托Cadence IC 6.1.7版图设计工具和Mentor Calibre物理验证工具，编者结合实例介绍了运算放大器等基本模拟电路的版图设计、验证方法，以供学习CMOS模拟集成电路版图设计的读者参考。
本书内容主要分为4个部分，共8章内容：
第1章首先介绍了先进纳米级CMOS器件的理论知识，包括FD-SOI MOS-FET和FinFET两种主要结构的特点和物理特性。之后对深亚微米和纳米级工艺中的gm/ID设计方法进行了详细分析。
第2章重点讨论CMOS模拟集成电路设计的基本流程、模拟版图定义，之后分小节讨论CMOS模拟集成电路版图的概念、设计、验证流程、布局和布线准则，以及通用的设计规则，使读者对版图知识有一个概括性的了解。
第3～5章分章节详细介绍了Cadence IC 6.1.7版图设计工具、Mentor Calibre版图验证工具，以及完整的CMOS模拟集成电路版图设计、验证流程。
第3章首先对Cadence IC 6.1.7版图设计仿真环境进行了总体说明，包括Cadence IC 6.1.7软件的主要窗口和菜单项。之后详细介绍了Cadence Virtuoso的各种基本操作和方法。
第4章首先介绍了Mentor Calibre版图验证工具的窗口和菜单项，之后以一款密勒补偿的运算放大器为例，解析进行模拟版图物理验证，以及寄生参数提取的基本方法，使读者初步了解Mentor Calibre的DRC、LVS，以及PEX工具菜单的基本功能。
第5章详细讨论了CMOS模拟集成电路设计的全流程。本章以一个单级跨导放大器电路为实例，介绍电路建立，电路前仿真，版图设计、验证、反提，以及电路后仿真，输入输出单元环拼接直到GDSII文件导出的全过程，使读者对CMOS模拟集成电路从设计到流片的全过程有一个直观的认识。
第6～8章在初步掌握Cadence IC 6.1.7与Mentor Calibre进行版图设计和验证的基础上，通过实例介绍利用Cadence IC 6.1.7版图设计工具、Mentor Calibre物理验证工具进行运算放大器、带隙基准源、低压差线性稳压器等基本模拟电路版图设计的方法。其中第8章对Mentor Calibre中LVS验证的常见问题进行了分析讨论。
本书内容详尽丰富，具有较强的理论性和实践性。本书由厦门理工学院微电子学院陈铖颖老师主持编写，中国电子科技集团公司第四十七研究所高级工程师范军和辽宁大学物理学院尹飞飞老师一同参与完成。其中陈铖颖老师完成了第1、2、5、8章的编写，范军老师完成了第3、4章的编写，尹飞飞老师完成了第6、7章的编写。同时感谢厦门理工学院微电子学院左石凯、蔡艺军、黄新栋、林峰、梁璐老师，以及研究生陈思婷、冯平、杨可、宋长坤同学在资料查找、文档整理和审校方面付出的辛勤劳动。正是有了大家的共同努力，才使本书得以顺利完成。
本书受到厦门理工学院教材建设基金资助项目，福建省教育科学“十三五”规划课题（FJJKCG20-011），福建省新工科与改革实践项目，厦门市青年创新基金项目（3502 Z20206074）的支持。
由于本书内容涉及器件、电路、版图设计等多个方面，以及受时间和编者水平限制，书中难免存在不足和局限，恳请读者批评指正。
编者
2021年1月